研究計畫- Tong-Yu Hsieh
年度 | 補助類別 | 學門代碼 | 計畫名稱 | 擔任工作 | 核定經費(新台幣) |
113 | 專題研究計畫 (一般研究計畫) | 積體電路及系統設計 | AI加速器電路之先進線上測試與修復技術之研發 | 計畫主持人 | 3,473,000 |
113 | 專題研究計畫 (一般策略專案計畫) | 高運算力晶片 | 適於邊緣裝置之輕量化多模態大型語言模型與異質加速平台設計及其於生命科學之應用(1/2) | 共同主持人 | 15,365,000 |
113 | 專題研究計畫 (一般策略專案計畫) | 資安科技研究 | 跨雲安全原生之虛實情境感知零信任架構(2/2) | 共同主持人 | 13,000,000 |
113 | 專題研究計畫 (一般策略專案計畫) | 其他專案計畫 | 海洋水下物聯網之資安機制設計與研製(1/2) | 共同主持人 | 10,500,000 |
112 | 專題研究計畫 (一般策略專案計畫) | 其他專案計畫 | 海洋物聯網之資訊安全設計與模擬--海洋物聯網之資訊安全設計與模擬(2/2) | 共同主持人 | 7,000,000 |
112 | 專題研究計畫 (一般策略專案計畫) | 資安科技研究 | 跨雲安全原生之虛實情境感知零信任架構(1/2) | 共同主持人 | 13,390,000 |
111 | 專題研究計畫 (一般策略專案計畫) | 先進製造技術 | 結合AI與硬體加速器提升多軸工具機之加工品質--結合AI與硬體加速器提升多軸工具機之加工品質(1/4) | 共同主持人 | 6,500,000 |
111 | 專題研究計畫 (一般導向專案研究計畫) | 其他專案計畫 | 海洋物聯網之資訊安全設計與模擬(1/2) | 共同主持人 | 7,000,000 |
111 | 專題研究計畫 (一般研究計畫) | 積體電路及系統設計 | 近似運算電路與系統之可測試性、可靠度與硬體安全性測試技術研發 | 計畫主持人 | 884,000 |
110 | 專題研究計畫 (一般研究計畫) | 物聯網技術開發 | 基於行動軟體定義網路與現場可規劃邏輯閘陣列加速之邊緣軟式運算聯盟 | 共同主持人 | 660,000 |
108 | 專題研究計畫 (優秀年輕學者研究計畫) | 積體電路及系統設計 | 具高可靠度之人工智慧終端影音辨識運算晶片之重新設計、測試、錯誤消除與整合技術研發 | 計畫主持人 | 3,600,000 |
107 | 專題研究計畫 (一般研究計畫) | 物聯網技術開發 | 基於實路樣本學習技術之自適性先進駕駛輔助系統--總計畫暨子計畫一:階層式行動霧聯雲於先進駕駛輔助系統實路優化之應用研究 | 共同主持人 | 2,218,000 |
107 | 專題研究計畫 (一般研究計畫) | 物聯網技術開發 | 基於實路樣本學習技術之自適性先進駕駛輔助系統--子計畫四:人工智慧系統開發與巨量訓練資料生成於先進駕駛輔助系統之優化研究 | 計畫主持人 | 1,516,000 |
106 | 專題研究計畫 (一般研究計畫) | 積體電路及系統設計 | 低成本高效率之即時錯誤偵測技術開發及其在錯誤診斷上之應用 | 計畫主持人 | 763,000 |
106 | 專題研究計畫 (一般研究計畫) | 前瞻通訊網路技術開發與應用 | 下世代行動通訊系統基頻關鍵技術開發--下世代行動通訊系統基頻關鍵技術開發(3/3) | 共同主持人 | 4,538,000 |
105 | 專題研究計畫 (一般研究計畫) | 前瞻通訊網路技術開發與應用 | 下世代行動通訊系統基頻關鍵技術開發--下世代行動通訊系統基頻關鍵技術開發(2/3) | 共同主持人 | 5,205,000 |
104 | 專題研究計畫 (一般研究計畫) | 前瞻通訊網路技術開發與應用 | 下世代行動通訊系統基頻關鍵技術開發(1/3) | 共同主持人 | 5,503,000 |
103 | 專題研究計畫 (新進人員研究計畫) | 積體電路及系統設計 | 可高效率測試多媒體電路及消除其運算錯誤方法之研究與硬體平台之開發 | 計畫主持人 | 3,093,000 |
101 | 專題研究計畫 (新進人員研究計畫) | 積體電路及系統設計 | 可有效提升處理器晶片良率、穩定度及產品壽命之效能下降容忍技術研究 | 計畫主持人 | 1,835,000 |
101 | 專題研究計畫 (新進人員研究計畫) | 積體電路及系統設計 | 具容誤能力之JPEG2000影像處理電路之分析、設計與自動化 | 計畫主持人 | 986,000 |
100 | 專題研究計畫 (新進人員研究計畫) | 積體電路及系統設計 | 可有效提升良率之多重測試集偵測方法之研究 | 計畫主持人 | 756,000 |
92 | 大專學生研究計畫 (大專學生參與專題研究計畫) | VLSI–CAD | 單晶片系統之測試排程之研究 | 計畫主持人 | 39,000 |
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